Структура, призначення та принцип дії контролера ПДП

 повторення раніше виробленого масиву адрес (режим автозавантаження). 

При наявності двох і більш запитів буде обслуговуватися периферія з найвищим пріоритетом. Вид пріоритету встановлюється в процесі програмування. Є два види установки пріоритету 

фіксований, коли канал 0 має найвищий пріоритет, а канал 3 — найнижчий;

циклічне зсуву пріоритету, коли після кожного циклу ПДП пріоритет кожного каналу змінюється.

У процесі функціонування мікросхеми шляхом програмування Ргр можна заблокувати (замаскувати) запит будь-якого каналу.

У процесі функціонування в складі мікропроцесорної системи мікросхема може знаходитися в одному з наступних станів: 

Вихідне; 

Програмування; 

Очікування;

Обслуговування; 

У вихідний стан мікросхема встановлюється після включення шляхом подачі на її вхід SR сигналу «Установка». У цьому стані маскуються запити всіх каналів ПДП, а три стабільні буферні схеми системної шини А0 — A3 переводяться в стан прийому інформації. У стані програмування мікросхеми мікропроцесор по системних шинах даних D0 — D7 здійснює запис у відповідні регістри мікросхеми вихідних даних (початкові адреси і число циклів) і інструкції, що визначає режим роботи мікросхеми при циклах ПДП. При цьому адреса прийому інформації мікросхемою визначається кодом на системних шинах А0— A3. 

У стані очікування мікросхема знаходиться від моменту закінчення програмування до одержання сигналу «Підтвердження запиту захоплення» HLDA чи в проміжках між масивами циклів ПДП під час відсутності запитів ПДП. У стані очікування здійснюється прийом сигналів DRQ і виробляється для мікропроцесора сигнал «Запит захоплення» HRQ. У цьому стані системні шини знаходяться під керуванням мікропроцесора. 

Після одержання від мікропроцесора сигналу HLDA при наявності сигналу запиту DRQ мікросхема виробляє сигнал DACK  і переходить у стан обслуговування. У цьому стані системні шини знаходяться під керуванням мікросхеми, що здійснює один із запрограмованих режимів ПДП і генерує набір керуючих сигналів, які не підходять для здійснення обміну даними між пам'яттю і периферією. Регістри мікросхеми завантажуються чи з них зчитується інформація, якщо процесор виконує команду  запису чи зчитування шляхом звертання до мікросхеми КР580ВТ57 і до відповідного регістрам всередині мікросхеми. Для цього процесору необхідно видати відповідні сигнали чи запису зчитування WR IO, RD IO і на системні адресні шини видати адресу регістра мікросхеми. У цей час на шину даних подається необхідна інформація для запису в регістри чи через шину даних читається інформація з мікросхеми. 

Для установки стану програмування необхідно також на мікросхему подати сигнал CS = 0, одержуваний звичайно шляхом декодування всіх чи деяких старших  розрядів адреси А4 — А15 (у залежності від системної організації пам'яті і пристроїв вводу/виводу). Вхід WR IO (чи WRM при загальному полі пам'яті і пристроїв вводу-виводу) указує на запис у регістри мікросхеми, а вхід RD IO (чи RDM) — на зчитування з регістрів.

Розряд A3 дозволяє розрізнити регістри каналів при АЗ = 0, а при АЗ = 1 — регістр установки режиму (працює тільки на запис), і регістр стану каналів (працює тільки на зчитування). Три молодших розряди А0 — А2 вказують конкретний регістр каналу. Якщо адресується регістр установки чи режиму регістр стану каналів, то розряди А0 - А2 повинні бути встановлені в 0. Коли адресується регістр каналу, розряд А0 дозволяє розрізнити регістри адреси ПДП (при A0 = 0) і числа циклів (при A0 = 1) Розряди А1, А2 дозволяють визначити номер каналу. Коди вибірки регістрів приведені в табл. 3.

 

Табл.  3

РегістрБайтАдресні входиДвунаправленная шина даних

A3A2A1A076543210

Адреса ПДП у каналі 0Молодший 0000A7A6A5A4A3A2A1A0

Старший0000A15A14A13A12A11A10A9A8

Число циклів ПДП в каналі 0Молодший 0001С7С6С5С4С3С2С1С0

Старший0001ЧТЗПС13С12С11С10С9С8

Адреса ПДП в каналі 1Молодший 0010A7A6A5A4A3A2A1A0

Старший0010A15A14A13A12A11A10A9A8

Число циклів ПДП в каналі 1Молодший0011С7С6С5С4С3С2С1С0

Старший0011ЧТЗПС13С12С11С10С9С8

Адрес ПДП в канале 2Молодший0100A7A6A5A4A3A2A1A0

Старший0100A15A14A13A12A11A10A9A8

Число циклів ПДП в каналі 2Молодший0101С7С6С5С4С3С2С1С0

Старший0101ЧТЗПС13С12С11С10С9С8

Адрес ПДП в каналі 3Молодший0110A7A6A5A4A3A2A1A0

Старший0110A15A14A13A12A11A10A9A8

Число циклів ПДП в каналі 3Молодший0111С7С6С5С4С3С2С1С0

Старший0111ЧТЗПС13С12С11С10С9С8

Встановлення режиму (тільки програмується)-1000A3КС - стопУЗЦСПРК3РК2РК1РК0

Стан (тільки зчитування) - 1 000000ФОДТС3ТС2ТС1ТС0

Примітка АЗ - автозавантаження УЗ - подовжений запис; ЦСП - циклічний здвиг пріоритетів; РК - дозвіл каналу;  ФОД – Флаг  обновлених даних; А0 - А15 початкова адреса; С0 - С13 - число циклів; ЧТ  - ПДП цикл зчитування; ЗП - ПДП цикл запису.

У зв'язку з тим, що регістри каналу є 16-розрядними, для їхнього завантаження чи зчитування необхідно два програмних командних цикли. В мікросхемі є тригер, що автоматично переключає коло під час виконання операції  зчитування чи запису. Цей тригер визначає доступ до старшого чи молодшого байта регістра. Скидається тригер шляхом подачі сигналу на вхід SR, а також всякий раз при завантаженні регістра установки режиму. Для забезпечення відповідної синхронізації при звертаннях до регістрів каналу всі команди, що надходять від процесора, повинні з'являтися парами, причому завжди молодший байт регістра повинний з’являтись першим. Не можна подавати сигнал CS доти, поки RDIO чи сигнал WRIO не стане активним, тому що це може привести до помилкового стану тригера. У системах, що використовує переривання, вони повинні бути заборонені в процесі програмування регістрів каналу, щоб не було поділу парних команд чи запису зчитування