Вибір та опис структурної схеми контролера послідовного синхронного приймання даних

В момент зміни стопового біта на стартовий біт (момент початку передачі нового кадру) на лінії "Дані" з'явиться рівень логічного нуля і тим самим буде знято сигнал скидання з дільника частоти. Стан 4-розрядного двійкового лічильника (дільника частоти) почне змінюватися. Коли на лічильнику накопичиться значення 8, він видасть сигнал, що надходить на входи зсувового реєстра і лічильника імпульсів зсуву. Так як частота сигналів генератора тактових імпульсів приймача повинна збігатися з частотою генератора тактових імпульсів передавача, то зсув (зчитування) біта відбудеться приблизно на середині тимчасового інтервалу, відведеного на передачу біта даних, т. е. часу, необхідного для вироблення шістнадцяти тактових імпульсів. Це робиться для зменшення ймовірності помилки через можливе відмінності частот генераторів передавача і приймача, спотворення форми переданих сигналів (перехідні процеси) і т. п. Наступний зсув відбудеться після проходження шістнадцяти тактових імпульсів, т. е. на середині тимчасового інтервалу передачі першого інформаційного біта.

При прийомі в зсувний реєстр дев'ятого біта кадру (восьмого інформаційного біта), з нього "висунеться" стартовий біт і, отже, в сдвиговом реєстрі буде розміщений весь прийнятий байт інформації. В цей момент лічильник імпульсів зсуву прийде в нульовий стан і на його виході буде вироблений одиничний сигнал, за яким вміст зсувового реєстра перепишеться в буферний реєстр, в реєстр стану А2 запишеться 1 і він буде інформувати процесор про закінчення прийому чергового байта, вентиль І підготується до виробленні сигналу "Скидання" (цей сигнал сформується після приходу першого стопового біта).

Отримавши сигнал готовності (1 в реєстрі А2), процесор виконає команду "Введення" (див. приклад 2,2 Паралельної передачі даних). При цьому виробляється керуючий сигнал системного інтерфейсу "Введення", за яким проводяться пересилання прийнятого байта даних з буферного реєстра в процесор (сигнал "Читання") і скидання реєстра стану А2.

Зазначимо, що для простоти викладу в контролері на рис. 14 не показані схеми контролю степових біт прийнятого кадру. Не показані також схеми контролю парності або непарності (паритету) переданої інформації (зазвичай в переданому байті восьмому биту надається значення 0 або 1, так щоб в цьому байті було парне кількість одиниць). У реальних контролерах є такі схеми, і якщо контролер не приймає з лінії зв'язку потрібної кількості степових біт або виробляється сигнал помилки паритету в схемі контролю парності, то прийняті в поточному кадрі біти даних ігноруються і контролер очікує надходження нового стартового біта.

Обмін даними з ЗП по послідовним лініях зв'язку широко використовується в мікроЕОМ, особливо в тих випадках, коли не потрібно високої швидкості обміну. Разом з тим застосування в них послідовних ліній зв'язку з ЗП обумовлено двома важливими причинами. По-перше, послідовні лінії зв'язку прості по своїй організації: два дроти при симплексного і напівдуплексної передачі і максимум чотири - при дуплексній. По-друге, в мікроЕОМ використовуються зовнішні пристрої, обмін з якими необхідно вести в послідовному коді.

В сучасних мікроЕОМ застосовують, як правило, універсальні контролери для послідовного ВВ, що забезпечують як синхронний, так і асинхронний режим обміну даними з ЗП.

 

Простий контролер для синхронної передачі даних у ЗП по послідовної лінії зв'язку (послідовний інтерфейс) представлений на Рис 1.7.

 

Рис 1.7 Контролер послідовної синхронної передачі

 

Восьмирозрядний адресується буферний реєстр контролера А1 служить для тимчасового зберігання байта даних до його завантаження в зсувний реєстр. Запис байта даних в буферний реєстр з шини даних системного інтерфейсу проводиться так само, як і в паралельному інтерфейсі (див. Паралельна передача даних і Рис 1.5), тільки за наявності одиниці в однорозрядною адресуються реєстрі стану контролера А2. Одиниця в реєстрі стану вказує на готовність контролера прийняти черговий байт в буферний реєстр. Вміст реєстра А2 передається в процесор по одній з ліній шини даних системного інтерфейсу і використовується для формування керуючого сигналу системного інтерфейсу "Готовність ЗП".При запису чергового байта в буферний реєстр A1 обнуляється реєстр стану А2.

Програма запису байта даних в буферний реєстр аналогічна програмі з прикладу 2,1 за винятком команди переходу: замість команди JNZ m1 (перехід, якщо не нуль) необхідно використовувати команду JZ m1 (перехід, якщо нуль).

Перетворення даних з паралельного формату, в якому вони надійшли в буферний реєстр контролера з системного інтерфейсу, в послідовний і передача їх на лінію зв'язку виробляються в сдвиговом реєстрі за допомогою генератора тактових імпульсів і двійкового трехразрядного лічильника імпульсів наступним чином.

Послідовна лінія зв'язку контролера з ЗП підключається до виходу молодшого розряду зсувового реєстра. За чергового тактовому імпульсу вміст зсувового реєстра зсувається на один розряд вправо і в лінію зв'язку "Дані" видається значення чергового розряду. Одночасно зі зрушенням в ЗП передається по окремій лінії "Синхронізація" тактовий імпульс. Таким чином, кожен передаваний по лінії "Дані" біт інформації супроводжується синхронізуючим сигналом по лінії "Синхронізація", що забезпечує його однозначне сприйняття на приймальному кінці послідовної лінії зв'язку.

Кількість переданих в лінію тактових сигналів, а отже, і переданих біт інформації підраховується лічильником тактових імпульсів. Як тільки вміст лічильника стає рівним 7, т. е. в лінію передані 8 біт (1 байт)