Дослідження структури та принципу роботи контролера прямого доступу до пам’яті на прикладі підсистеми контролера ПДП персонального комп’ютера типу IBM PC AT

 

Дослідження структура та принцип роботи контролера прямого доступу до пам’яті на прикладі підсистеми контролера ПДП персонального комп’ютера типу IBM PC AT.

 

 

Ознайомитись з структурою та принципом роботи контролера прямого доступу до пам’яті на прикладі підсистеми контролера ПДП персонального комп’ютера типу IBM PC AT. 

 

Короткі теоретичні відомості

Загальні принципи організації ПДП.

 

 Режим прямого доступу до пам’яті (ПДП) є самим швидкісним способом обміну, що реалізується за допомогою спеціальних апаратних засобів - контролерів ПДП. Для здійснення режиму ПДП контролер повинний виконати ряд послідовних операцій (рис.  22.1):

1)  прийняти запит DRQ на прямий доступ до пам’яті від зовнішнього пристрою;

2)  сформувати запит НRQ на захоплення шин для центрального процесора;

3) прийняти сигнал НLDА, що підтверджує дозвіл захолення шин мікропроцесора після того, як центральний процесор ввійде в стан захоплення шин (шини даних, адреси та керування перейдуть в в z-стан);

4) сформувати сигнал DАСК, що повідомляє зовнішній пристрій про початок виконання циклів прямого доступу до пам’яті;

5) сформувати на шині адрес адресу комірки пам'яті, з якою  відбувається обмін;

6) виробити сигнали МR, ІOW і МW, ІOR, що забезпечують керування обміном;

7) по закінченні циклу прямого доступу до пам’яті повторити цикл прямого доступу до пам’яті, змінивши адресу, або припинити ПДП, знявши відповідний запит.

Цикли ПДП виконуються з послідовно розташованими комірками пам'яті, тому контролер ПДП повинний мати лічильник адреси ОЗП. Число циклів ПДП визначається спеціальним лічильником. Керування обміном здійснюється спеціальною логічною схемою, що формує в залежності від типу обміну пари керуючих сигналів: МR, ЮW  (цикли читання), МW, IOR  (цикли запису).

З викладеного випливає, що контролер ПДП по запиті повинний взяти на себе керування системними шинами і виконувати цикли читання пам’яті - виводу в порти , або вводу з портів - запису, доти , поки вміст лічильника циклів ПДП не стане рівним нулю. На рис. 22.1 показана структурна схема мікропроцесорної системи з контролером ПДП.

 

Рис.  22.1. Структурна схема мікропроцесорнохсистеми із контролером ПДП

 

Мікросхема контролер прямого доступу до пам’яті.

Для реалізації прямого доступу до пам’яті в персональному комп’ютері використовується мікросхема i8237 (відчизняний аналог  - мікросхема K1810BT37). Вона також застосовується для реалізації режиму прямого доступу до памяті в мікропроцесорних системах, виконаних на базі мікропроцесорних комплектів K580, K1810, K1821  для реалізації прямого доступу до пам'яті по чотирьох незалежних каналах з позитивним чи негативним збільшенням адреси зі швидкістю до 1,6 Мбайт/с. Контроллер ПДП дозволяє реалізувати передачу пам'ять - пам'ять, має широкі можливості програмного керування і каскадування. Кожен канал може виконувати до 64K циклів ПДП і має можливість автоматичної ініціалізації, тобто  повторення циклів ПДП із тими ж параметрами.

 

Функціональне призначення виводів  контролера ПДП.

 У табл. 1 приведене позначення виводів контролера ПДП та  їхнє функціональне призначення

Позначеня виводуТип виводуФункціональне призначеня

CLKВхідВхід синхросигнала,  що  синхронізує  внутрішні операції, керує швидкістю передачі даних

CS

ВхідВхід вибір кристала. Сигнал обирає низкім рівнем контролер ПДП в режимі програмування, та при читанні стану мікросхеми. В режимі прямого доступу до пам’яті сигнал не використовується (на лінії має бути лог. 1) . 

RESETВхідСкид. Високим рівнем скидає регістри команди, стану, запиту і тимчасовий, а також тригер FF і встановлює регістр маски ПДП. Після сигналу скидання контролер знаходиться в холостому пасивному стані.

READY ВхідГотовність. Вхід використовується для узгодження контролера ПДП з повільною пам'яттю чи периферійними пристроями.  READY не повинний змінюватися протягом  періоду часу, необхідного для його сприйняття. Логічна одиниця на лінії вказує на готовність до обміну  

HLDAВхідПідтвердження захоплення. Високим рівнем сигнал вказує,  що процесор звільнив системну шину    

DREQ0 - DREQ3 

ВхідЗапит ПДП. Лінії шина, по якій надходять індивідуальні асинхронні запити від периферійних пристроїв   на одержання обслуговування підсистеми ПДП. При фіксованому пріоритеті   DREQ0 має вищий пріоритет, DREQ3  найнижчий. Запит виробляється     шляхом активізації лінії DREQ відповідного каналу.  Полярність DREQ програмується. Ініціалізація 

По reset робить цю шину активною по високому рівні. Dreq повинний підтримуватися активним доти  , поки не активізується  відповідний сигнал DACK

DB0 - DB7Вхід-вихідШина даних: це двонаправлена шина з трьома станами, зв'язана з системною шиною. Виходи працюють при програмуванні,  під час циклу читання для виводу вмісту адресного регістра, регістра стану, тимчасового  регістра,     регістра лічильника слів. Виходи блокуються, а входи зчитуються під час циклу запису, що керуеться процесором. Під час циклів ПДП 8 розрядів адреси A15 - A8 видаються на шину даних і стробируются сигналом adstb для запису у зовнішній регістр. В операціях пам'ять - пам'ять  дані з пам'яті надходять у регістр тимчасового зберігання контроллера ПДП під час  читання пам’яті, і видаються з регістра під час запису в пам’ять. 

IOR 

Вхід-вихідЧитання з портів вводу-виводу. Двонаправленная тристабільна лінія з активним низьким рівнем. В пасивному циклі  це вхідний керуючий сигнал,    використовуваний процесором для читання керуючих регістрів. В активному   циклі - це вихідний керуюючий сигнал,