Дослідження структури та принципу роботи контролера прямого доступу до пам’яті на прикладі підсистеми контролера ПДП персонального комп’ютера типу IBM PC AT

IOW

Вхід-вихідЗапис в порти вводу-виводу. Двонаправленная тристабільна лінія з активним низьким рівнем. В пасивному циклі  це вхідний керуючий сигнал, використовуваний процесором для запису керуючих регістрів. В активному   циклі - це вихідний керуюючий сигнал, використовуваний контролером  ПДП для запису  даних в периферійний пристрій під час передачі в порт виводу з пам’яті. 

EOP 

Вхід-вихідЗакінчення процесу. Лінія з відкритим колектором з активним низьким рівнем. По лінії EOP  контролер ПДП дозволяє зовнішньому  сигналу завершити цикли ПДП. Це відбувається при подачі сигналу низького рівня на вхід EOP . Контролер ПДП сам встановлює лінію в стан лог. 0, коли відбувається  закінчення відліку якого-небудь каналу. В такому випадку    сигнал EOP  є виходом. Поява сигнала EOP , як внутрішнього, так і зовнішнього, змушує контролер   ПДП  завершити обслуговування,  скинути запит і, якщо дозволена   автоинициализация, перевстановити параметри передачі. Під час передачі пам'ять-пам'ять   eop є виходом. Для завадостійкості лінія підключається через резистор до напруги позитивного живлення мікросхеми, щоб запобігти помилковому  вхідному сигналу закінчення процесу.

А0 - А3Вхід-вихідЛінії адреси . 4 двонаправлених сигнали з трьома станами, що є молодшими розрядами адресної шини. У пасивному циклі   вони є входами і використовуються  для вибірки регістрів контролера ПДП. В активному циклі вони  є виходами і видають 4 молодших розряди адреси.

А4 - А7Вхід-вихідЛінії адреси. 4 вихідних сигнали з трьома станами, що  є розрядами адресної шини. 

HRQВихідЗапит захоплення. Цей сигнал видається на процесор і  використовується для керування  захопленням системної шини. Якщо відповідний розряд маски   скинутий, то наявність будь-якого активного сигнала DREQ змушує контролер ПДП видатисигнал HRQ. Після видачі HRQ    потрібно принаймні   хоча б   один цикл синхронізації, щоб з'явився активний HLDA

DACK0 - DACK3ВихідПідтвердження ПДП. : Ці сигнали використовуються для повідомлення периферійному пристрою, що  дозволяється цикл ПДП. Активне значення цих сигналів програмується. 

AENВихідДозвіл адреси. Цей вихід дозволяє видати з 8 - розрядного регістра 8 старших розрядів адреси на системну адресну шину. Активний рівень сигнала  - високий.

ADSTBВихідСтроб адреси. Активний рівень високий. Використовується для стробування адресного байта, що видається на шину даних.

MEMR, (MR)ВихідЧитання пам'яті.  Вихідний сигнал з трьома станами. Активний рівень сигналу  - низький. Використовується для читання даних з пам’яті під час процесу ПДП.  

MEMW, MW

ВихідЗапис в пам'ять. Вихідний сигнал з трьома станами. Активний рівень сигналу  - низький. Використовується для запису    даних в комірки пам'яті під час процесу ПДП.  

PIN5ВихідНа цей вхід має поданатись рівень лог 1

Ucc- Напруга живленння 

GND -Загальний 

 

Структура контролера

Структура контролера ПДП подана на  рис.  22.2 та   22.3.

 

Рис.  22.2. Структурна схема контроллера ПДП i8237.

Контролер включає чотири канали, кожний з який складається з чотирьох 16-розрядних регістрів.

 Регістр поточного адреси САR зберігає поточну адресу комірки пам'яті при виконанні циклу ПДП. Після виконання циклу ПДП вміст цього регістра збільшується або зменшується на одиницю (в залежності від запрограмованого режиму роботи). Вміст може бути прочитаний чи завантажений за допомогою двох команд вводу-виводу. Вміст САR може бути обновлений по сигналі ЕОР, якщо запрограмований режим автоініціалізації.

Регістр циклів ПДП СWR зберігає число слів, призначених для передачі. При завантаженні цього регістра необхідно пам'ятати, що  константа, яка  завантажується, повинна бути на одиницю більше числа слів, необхідних для передачі. При виконанні циклів ПДП регістр працює в режимі  лічильника, що віднімає. Розряд ТС регістра стану встановлюється в одиницю при переході з нульового стану в стан FFFFН. Читання і запис вмісту регістра здійснюються двома послідовно виконуваними командами введення - виводу. Уміст СWR може бути обновлене при автоініціалізації. по сигналі ЕОР або в регістрі зберігається значення FFFFН.

 

Рис. 22.3. Умовне графічне позначення К1810BT37

Регістр збереження базової адреси ВАR і регістр збереження базового числа циклів ПДП WСR зберігають базові значення адреси і числа циклів ПДП, беруть участь в автоініціалізації.. При початковому завантаженні контролера ПДП вихідними параметрами відбувається одночасний запис у регістри САR, ВАR, СWR і WСR. У процесі виконання циклів ПДП вміст ВАR і WСR не змінюється. Прочитати стан цих регістрів неможливо.

 

Рис.  22.4.  Формат команди установки режиму МR

Крім того, кожен канал має  6-розрядний регістр режиму МR, що визначає режим його роботи. При завантаженні цього регістра в молодших розрядах D1, D0 вказується код номера каналу. Призначення розрядів МR показане на рис.  22.4. За допомогою розрядів D2, DЗ задається один з типів передачі - читання, запис, перевірка. Ці розряди можуть приймати будь-як значення при D7 D6 = 11. Розряд D4 визначає режим автозавантаження. Якщо D4=l, то за умови автозавантаження САR і СWR завантажуються параметрами ВАR і WСR відповідно. Розряд D5 визначає режим зміни САR. Якщо D5 = 0, після кожного циклу ПДП відбувається збільшення вмісту САR; якщо D5 = 1 - то зменшення. Розряди D6, D7 визначають режими роботи каналу - передача по запиту, одиночна передача, блокова передача,