Портал освітньо-інформаційних послуг «Студентська консультація»

  
Телефон +3 8(066) 185-39-18
Телефон +3 8(093) 202-63-01
 (093) 202-63-01
 studscon@gmail.com
 facebook.com/studcons

<script>

  (function(i,s,o,g,r,a,m){i['GoogleAnalyticsObject']=r;i[r]=i[r]||function(){

  (i[r].q=i[r].q||[]).push(arguments)},i[r].l=1*new Date();a=s.createElement(o),

  m=s.getElementsByTagName(o)[0];a.async=1;a.src=g;m.parentNode.insertBefore(a,m)

  })(window,document,'script','//www.google-analytics.com/analytics.js','ga');

 

  ga('create', 'UA-53007750-1', 'auto');

  ga('send', 'pageview');

 

</script>

Дослідження структури та принципу роботи контролера прямого доступу до пам’яті на прикладі підсистеми контролера ПДП персонального комп’ютера типу IBM PC AT

Тип роботи: 
Лабораторна робота
К-сть сторінок: 
21
Мова: 
Українська
Оцінка: 

даних виконується доти, поки не з'явиться TC чи зовнішній -EOP, або коли DREQ стане неактивним.  Таким чином, передачі можуть продовжуватися доти, поки периферійний пристрій не вичерпає обсяг даних.

 
Каскадний режим (Cascade Mode)
Цей режим використовує об'єднання декількох контролерів ПДП для розширення числа  каналів, що підключаються. Виходи HRQ і входи HLDA від додаткових контролерів з'єднуються відповідно з входами DREQ і виходами DACK первинного контролера ПДП. Це дає можливість запитам від додаткового пристрою поширюватися через мережу пріоритетних ланцюгів попереднього пристрою.Таким чином, канал первинного контролера ПДП, до якого підключений додатковий контролер, програмується на виконання каскадного режиму і служить тільки для визначення пріоритету додаткового пристрою і транзиту сигналів HRQ у CPU і HLDA з CPU.  Всі інші сигнали каскадного каналу первинного контролера ПДП у формуванні циклів підсистеми ПДП не беруть участі.  
 На рис.10 показане каскадне об'єднання контролерів ПДП. Це дворівнева система. Інші контролери ПДП можуть бути додані на інші канали першого рівня.
                                  2-й рівень 
    ┌───────────┐                ┌──────────┐
    │           │                │   ПДП    │
    │           │  1-й рівень    │          │
    │ Мікропро- │  ┌──────────┐  │          │
    │ цессор    ├──┤HRQ DREQ  ├──┤HRQ       │
    │           ├──┤HLDA  DACK├──┤HLDA      │
    │           │  │          │  │          │
    │           │  │   ПДП    │  └──────────┘
    └───────────┘  │          │  ┌──────────┐
                   │          │  │          │
                   │    DREQ  ├──┤HRQ       │
                   │    DACK  ├──┤HLDA      │
                   └──────────┘  │          │
                    первинний    │   ПДП    │
                    пристрій     │          │
                                 └──────────┘
Рис 10.  Каскадне об’єднання контролерів 
 
Режим пам'ять-пам'ять
Цей режим призначений для передачі блоків даних з одного адресного простору пам'яті в інше з мінімальними програмними і тимчасовими витратами, але в PC AT не використовується. У даному режимі можуть працювати тільки нульовий і 1-й канали контролера.  Ця передача ініціюється програмною установкою REQ для каналу 0.  Адреса осередку пам'яті-джерела даних задають у CAR0, а осередку-приймача - у CAR1.  Байт даних, лічений з пам'яті, заноситься в тимчасовий регістр (TR) і потім з TR зчитується в осередок-приймач.  Коли значення лічильника слів каналу 1 стане рівним FFFFh, обслуговування закінчується.
Типи передач
Кожний із трьох активних режимів припускає виконання трьох різних передач.  Це ЧИТАННЯ, ЗАПИС і ПЕРЕВІРКА.  Передача ЧИТАННЯ пересилає дані з пам'яті в периферійний пристрій при активізації –MEMR і -ІOW.  Передача ЗАПИС пересилає дані з периферійного пристрою в пам'ять при активізації -MEMW і -ІOR.  ПЕРЕВІРКА - це псевдопередача. Підсистема ПДП здійснює передачі  чи ЧИТАННЯ ЗАПИСУ, генеруючи адреси і  реагуючи на -EOP, але сигнали керування пам'яттю і периферійними  пристроями залишаються не активними.  Вхід READY ігнорується в ПЕРЕВІРЦІ.
 
Часові діаграми роботи
Розрізняють чотири робочі стани при виконанні цих циклів: Sl-S4. Якщо при виконанні циклів ПДП на вхід RЕАDY, подати нуль, контролер між тактами S2/SЗ і S4 виконує такти очікування SW. Стан SW характеризується активністю ліній передачі даних. При передачі інформації в режимі пам'ять - пам'ять необхідно виконати два повних цикли читання і запису, тому для передачі одного слова контролер виконує два цикли ПДП по чотирьох тактів в кожному: Sl 1-S14 для читання з пам'яті і S21-S24 для запису в пам'ять. Часова діаграма роботи контролера в циклах ПДП представлена на рис. 10. У пасивному стані відбувається опитування входів запитів на ПДП і можливо взаємодію з ЦП за допомогою звичайних команд вводу - вививоду. Тому що взаємодія з ЦП КПДП частіше здійснює словом із двох байтів, то для правильного їхнього вибору контролер використовує внутрішній тригер, що вказує на операцію з молодшим чи старшим байтом слова. Цей тригер скидається сигналом RЕSЕТ чи командою загального скидання, указуючи на операцію з молодшим байтом. Після виконання операції з молодшим байтом, він встановлюється в одиницю, указуючи старший байт.
Фото Капча