Дослідження структури та принципу роботи мікропроцесорних систем на базі мікропроцесора КР580ВМ80А, на прикладі персонального комп’ютера РАДІО - РК

Центральний процесор мікрокомп'ютера.

Принципова електрична схема мікрокомп'ютера «Радіо-86РК» представлена на рис. 2. Тактовий генератор комп’ютера виконаний на мікросхемі КР580ГФ24 (D1), призначеної спеціально для роботи з мікропроцесором КР580ВМ80А (D6). Частота тактових імпульсів визначається кварцовим резонатором, підключеним до виводів Х1 і Х2. Його резонансна частота повинна бути в 9 разів більше обраної тактової частоти мікропроцесора. Тому що в комп’ютері тактовий генератор служить також і для синхронізації роботи контролера дисплея, у якості якого використаний звичайний монітор з частотою слідування півкадрів 50 Гц, частота кварцового резонатора обрана рівною 16 МГц. При цьому тактова частота мікропроцесора дорівнює 16/9=1,78 МГц.

Необхідні для синхронізації мікропроцесора імпульси на виводах F1 і F2 мають амплітуду 12 В. На інших виводах мікросхеми формуються сигнали з рівнем ТТЛ. Синхронізація роботи периферійних БІС здійснюється послідовністю імпульсів, одержуваних на виводу F2ТТL Послідовність імпульсів з частотою кварцового резонатора і проміжністю близько 1, зформована на виводі OSC, використовується для синхронізації контролера дисплея і формувача сигналів керування БІС динамічної пам'яті. На виводи RDYIN і RESIN у довільні моменти часу подають сигнали ГОТОВНІСТЬ і СКИДАННЯ від зовнішніх пристроїв. Ці сигнали запам'ятовуються у внутрішніх тригерах тактового генератора і передаються на виводи RDY і RES по передньому фронті імпульсної послідовності F2. Крім того, сигнал RES може бути сформований тригером Шмідта, що міститься в тактовому генераторі. На вхід RESIN сигнал приходить від пристрою формування, зібраного на елементах С1, С2, R1, R2, R3, VD1 і кнопці «СКИДАННЯ» (рис. 2) і обмежуючого тривалість однойменного сигналу. В комп’ютері немає повільно працюючих пристроїв, що при обміні з мікропроцесором вимагали б переводу його в стан чекання, тому на вивід RDYIN постійно поданий рівень логічної 1.

Розглянемо формування сигналів ЗАПИС і ЧИТАННЯ шини керування. Перший з них може бути сформований тільки мікропроцесором D6 на його виводі WR. На відповідні входи мікросхем D2, D14, D17, D20 цей сигнал надходить безпосередньо, на входи WE мікросхем пам'яті D22-D29 і формувач сигналу керування ОЗП - через повторювач D5.4, а на вивід WR контролера дисплея D8 - ще і через елемент D4.1.

Сигнал ЧИТАННЯ формується не тільки мікропроцесором D6, але і контролером ПДП D2 при передачі кодів символів з екранної області ОЗП в контролер дисплея. При цьому використовуються деякі особливості роботи мікропроцесора і контролера ПДП. Сигнал на виводу DBIN мікропроцесора активний (рівень логічної 1) тільки при читанні даних, а на виводу MEMW контролера (рівень логічного 0) - у момент зчитування байта з екранної області ОЗП в контролер дисплея. З цих сигналів елементом D5.1 і формується сигнал ЧИТАННЯ. Резистор R5 служить для формування рівня логічної 1 на виводу 2 елементи D5.1 у той час, коли вихід MEMW контролера знаходиться у високоімпедансному стані.

Після скидання мікропроцесор починає виконувати програму з команди, розташованої за адресою 0000Н, в свою чергу ПЗП відведені адреси починаючи з F800H, таким чином для забезпечення появи образу ПЗП по початковим адресам, у комп'ютер введений блок початкового запуску. На виході тригера D13.2 У момент приходу сигналу СКИДАННЯ з'являється рівень логічного 0, що забороняє роботу дешифраторі D11 і через елемент D4.3 надходить на вхід S мікросхеми ПЗП D17, що і забезпечує читання першої команди з ПЗП - команди безумовного переходу на початок МОНІТОРА. Після виконання цієї команди на шині адрес з'являється код адреси наступної команди, старший розряд якого дорівнює 1. Поява високого рівня на лінії А15 переводить тригер D13.2 у вихідний стан, у результаті чого надалі дешифрація адрес відбувається звичайним чином.

Блок вибору пам'яті та пристрої вводу – виводу.

Дешифратор адреси виконаний на мікросхемах D11, D5.3, D10.4 і D4.3. У залежності від стану ліній А13-А15 шини адреси на одному з виходів мікросхеми D11 формується рівень логічного 0, що дозволяє визначити, до якої групи комірок пам'яті відбувається звертання. Таким чином, весь адресний простір мікропроцесора (64 Кбайт) виявляється розділеним на 8 блоків розміром по 8 Кбайт кожний. На виходах елементів D5.3 і D10.4 при звертанні до комірок ОЗП з адресами відповідно 0000Н - 3FFFH і 4000Н - 7FPFH формується сигнал логічної 1.

Сигнали з виходів 4-7 дешифратори D11 використовуються для вибору однієї з периферійних БІС: D20, D14, D8 чи D2. Варто відзначити, що сигнал з виходу 7 використаний також і для вибору мікросхеми ПЗП D17, тобто той самий сигнал служить як для вибору БІС контролера ПДП, так і ПЗП. Таке рішення виявилося можливим завдяки тому, що з ПЗП інформація тільки зчитується, а в контролер ПДП її тільки записують при ініціалізації останнього.

Структура ОЗП.

ОЗП комп’ютера виконано на мікросхемах пам'яті динамічного типу К565РУЗ (D22-D29). Особливості цих мікросхем - часове мультиплексування адреси і необхідність періодичної регенерації збереженої в них інформації. Код адреси заноситься в адресний регістр мікросхем через входи А0-А6 послідовно: спочатку надходять коди семи молодших, а потім семи старших розрядів адреси, супроводжувані відповідно сигналами вибірки рядка (RAS) і стовпця (CAS). Адреси мультиплексуються мікросхемами D18 і D19, на входи яких з адресної шини надходять розряди А0-А13 шини адреси. У залежності від рівня сигналу на входах V цих мультиплексорів, на входи А0-А6 мікросхем D22-D29 надходять