Класифікація та базова архітектура мікропроцесорів

3. Процесор отримує число з шини даних, інтерпретує його як команду (машину інструкцію) зі своєї системи команд і виконує її;

4. Якщо остання команда не є командою переходу, процесор збільшує на одиницю (у припущенні, що довжина кожної команди рівна одиниці) число, що зберігається в лічильнику команд; в результаті там утворюється адреса наступної команди;

5. Знову виконується п. 1.

Даний цикл виконується незмінно, і саме він називається процесом (звідки і пішла назва пристрою).

Під час процесу процесор прочитує послідовність команд, що містяться в пам'яті, і виконує їх. Така послідовність команд називається програмою і представляє алгоритм корисної роботи процесора. Черговість причитування команд змінюється у випадку, якщо процесор прочитує команду переходу – тоді адреса наступної команди може виявитися іншою. Іншим прикладом зміни процесу може служити випадок отримання команди зупинки або перемикання в режим обробки апаратного переривання

Команди ЦП є найнижчим рівнем управління комп'ютером, тому виконання кожної команди неминуче і безумовне. Не проводиться ніякої перевірки на допустимість виконуваних дій, зокрема, не перевіряється можлива втрата цінних даних. Щоб комп'ютер виконував тільки допустимі дії, команди повинні бути відповідним чином організовані у вигляді необхідної програми.

Швидкість переходу від одного етапу циклу до іншого визначається тактовим генератором. Тактовий генератор виробляє імпульси, що служать ритмом для ЦП. Частота тактових імпульсів називається тактовою частотою.

Конвеєрна архітектура (pipelining) була введена в ЦП з метою підвищення швидкодії. Зазвичай для виконання кожної команди потрібно здійснити деяку кількість однотипних операцій, наприклад: вибірку команди з дешифрування команди, адресацію операнда в ОЗП, вибірку операнда з ОЗП, виконання команди, запис результату в ОЗП.

Кожну з цих операцій зіставляють одному ступеню конвеєра. Наприклад, конвеєр мікропроцесора з архітектурою MIPS-I містить чотири стадії:

- отримання і декодування інструкції (Fetch) ;

- виконання арифметичних операцій (Arithmetic Operation) ;

- адресація і вибірка операнда з ОЗП (Memory access) ;

- збереження результату операції (Store).

Після звільнення k-го ступеня конвеєра він відразу приступає до роботи над наступною командою. Якщо припустити, що кожен ступінь конвеєра витрачає одиницю часу на свою роботу, то виконання команди на конвеєрі завдовжки в n ступенів займе n одиниць часу, проте в найоптимістичнішому випадку результат виконання кожної наступної команди виходитиме через кожну одиницю часу.

Дійсно, за відсутності конвеєра виконання команди займе n одиниць часу (оскільки для виконання команди необхідно виконувати вибірку, дешифрування і т. д.), і для виконання m команд знадобиться n*m одиниць часу; при використанні конвеєра (у найоптимістичнішому випадку) для виконання m команд знадобиться всього лише n + m одиниць часу.

Чинники, що знижують ефективність конвеєра:

a) простій конвеєра, коли деякі ступені не використовуються (наприклад, адресація і вибірка операнда з ОЗП не потрібні, якщо команда працює з регістрами) ;

б) очікування: якщо наступна команда використовує результат попередньою, то остання не може почати виконуватися до виконання першої (це долається при використанні позачергового виконання команд, out-of-order execution) ;

в) очищення конвеєра при попаданні в нього команди переходу (цю проблему вдається згладити, використовуючи прогноз переходів).

Деякі сучасні процесори мають більше 30 ступенів в конвеєрі, що збільшує продуктивність процесора, проте приводить до великого часу простою (наприклад, у разі помилки в прогнозі умовного переходу).

Організація, при якій пам'ять програм CSEG (Code Segment) і пам'ять даних DSEG (Data Segment) розділені і мають свої власні адресні простори і способи доступу до них, називається Гарвардською архітектурою (на ім'я лабораторії Гарвардського Університету, що запропонувала її). Така архітектура є складнішою і вимагає додаткових управляючих сигналів.

Проте, вона дозволяє здійснювати гнучкіші маніпуляції інформації, реалізовувати компактно кодований набір машинних команд і, у ряді випадків, прискорювати роботу мікропроцесора. Представниками такої архітектури є мікроконтролери сімейства MCS-51 фірми Intel.

На даний час випускаються мікропроцесори із змішаною архітектурою, в яких CSEG і DSEG мають єдиний адресний простір, проте різні механізми доступу до них. Конкретним прикладом є мікропроцесори сімейства 80х86 фірм Intel.

На фізичному рівні мікропроцесор взаємодіє з пам'яттю і системою введення-виводу через єдиний набір системних шин – внутрішньосистемну магістраль. Вона, в загальному випадку складається з:

шини даних DB (Data Bus), по якій проводиться обмін даними між ЦП, пам'яттю і системою ВВ;

шини адреси AB (Address Bus), використовуваної для передачі адрес елементів пам'яті і портів ВВ, до яких здійснюється звернення;

шини управління CB (Control Bus), по якій передаються керуючі сигнали, що реалізовують цикли обміну інформацією та керують роботою системи.

Цей же набір шин застосовується для організації каналу ПДП (прямого доступу до пам’яті). Магістраль такого типу носить назву демультиплексною або трьохшинною з роздільними шинами адреси і даних.

 

У деяких мікропроцесорах з метою скорочення ширини фізичної магістралі вводять суміщену шину адреси-даних AD (Address/Data Bus), по якій передаються як адреси так і дані. Етап передачі адресній інформації відокремлений за часом від етапу передачі даних і стробується спеціальним сигналом ALE (Address Latch Enable), який включений до складу CB. Дану магістраль зазвичай називають мультиплексною або двохшинною з суміщеними шинами адреси і даних.

У