Комп’ютерна логіка

 

ЗМІСТ

Пояснювальна записка

1. 1 Мікро архітектура мікро контролера MCS – 51

1. 1. 1 Призначення регістрів SFR та окремих бітів цих регістрів

1. 1. 2 Система команд мікро контролера MCS – 51

1. 2 Тригери

1. 2. 1 Потенційні та імпульсні сигнали

1. 2. 2 Основна модель синхронного потенційного автомату

1. 2. 3 Синхронні тригери

1. 3 Лічильники

1. 3. 1 Синхронні двійкові лічильники

2 Склад адміністративної контрольної роботи

2. 1 Завдання 1. Приклад виконання

2. 2 Завдання 2. Приклад виконання

2. 3 Завдання 3. Приклад виконання

 

1 ПОЯСНЮВАЛЬНА ЗАПИСКА

 

1. 1 Мікро архітектура мікро контролера MCS – 51

 

У внутрішню мікро архітектуру MCS – 51 входять:

– восьми бітний ЦП, який оптимізований для реалізації функцій управління;

– вбудований тактовий генератор;

– адресний простір пам’яті програм 64к байти;

– адресний простір пам’яті даних 64к байти;

– внутрішня пам'ять програм 4к байти;

– внутрішня пам'ять даних 128 байт;

– додаткові можливості з виконання операцій булевої алгебри;

– 32 спрямовані лінії введення – виведення, що індивідуально адресуються;

– 2 шістнадцяти бітних багатофункціональних таймери/лічильники;

– повно дуплексний асинхронний прийомо – передавач;

– векторна система переривань з двома рівнями приорітету і шістьма джерелами подій;

Мікро контролери MCS – 51 мають гарвардську архітектуру – роздільні адресні простори пам’яті програм і даних.

Об’єм внутрішньої (резидентної) пам’яті програм може складати 4К, 8К, 16К та 32К. При необхідності користувач може розширяти пам'ять програм встановленням зовнішнього ПЗП. Доступ до внутрішнього або зовнішнього ПЗП визначається значенням сигналу на виводі ЕА (External Access) :

EA=Vcc (напруга живлення) – доступ до внутрішнього ПЗП;

EA=Vss (потенціал землі) – доступ до зовнішнього ПЗП;

Область нижчих адрес пам’яті програм використовується системой переривань, архітектура мікро контролера MCS – 51 забезпечує підтримку п’яти джерел переривань:

• двох зовнішніх переривань;
• двох переривань від таймерів;
• переривання від послідовного порту;

Адреси векторів переривань розташовані з інтервалом у вісім байт.

0003 h зовнішнє переривання 0 (вивід INT0) ;

000B h переривання від таймера 0 (за прапорцем TF0) ;

– 0013 h зовнішнє переривання 1 (вивід INT1) ;

– 001B h переривання від таймера 1 (за прапорцем TF1) ;

– 0023h переривання від послідовного порту;

Пам'ять даних відокремлена від па’мяті програм. У цій області можлива адресація 64К зовнішнього ОЗП. Приз вертанні до зовнішньої пам’яті даних ЦП мікро контролера генерує відповідні сигнали читання – запису (RD та WR). Взаємодія з внутрішньою пам’яттю даних здійснюється на командному рівні, при цьому командні сигнали RD та WR не виробляються.

Нижні 128 байтів внутрішньої пам’яті даних наведені нижче на рисунку 4:

Перші 32 байти представляють собою 4 банки (Registers Bank) по вісім регістрів R7.. R0. Регістри R1, R0 в любому із банків можуть бути використані, як регістри непрямої адреси.

Наступні за регістровими банками 16 байтів створюють блок ОЗП, що адресується по бітам. Набір інструкцій MSC – 51 містить широкий вибір операцій над бітами (булевий процесор), а 128 бітів у цьому просторі адресуються прямо та мають адреси від 00h до 7Fh.

Всі байти у нижній 128 – байтовій частині простору ОЗП можуть бути адресовані як прямо, так і не прямо.

 

 

Розташування регістрів спеціальних функцій у просторі SFR показане на рисунку 5. Цей простір містить в собі регістри портів Р0, Р1 Р2, Р3, таймери, засоби управління периферією, регістр прапорців PSW, акумулятор Acc та допоміжний регістр В.

Для 16 адрес у просторі SFR мається можливість як байтової, так і бітової адресації.

 

1. 1. 1 Призначення регістрів SFR та окремих бітів цих регістрів

 

Акумулятор (Acc) використовується як джерело і як приймач при обчисленнях та пересилках. Мається можливість як бітової, так і байтової адресації.

Регістр В використовується як джерело і як приймач при операціях множення або ділення. Мається можливість як бітової, так і байтової адресації.

Регістр слова стану програми (PSW) містить біти (прапорці), які відзеркалюють результати виконання операцій, біти обрання відповідного регістрового банку, біт загального використання, який доступний користувачу:

Система команд містить 111 команд – одно байтних 49, дво байтних 45 та три байтних 17. Всі команди виконуються за 1 або 2 машинних цикли МЦ (12 тактов CLK), за виключенням команд множення та ділення MUL и DIV, для виконання яких потрібно 4 МЦ. Більшість дво байт них команд – одноциклові, а всі три байтні двох циклові. За один МЦ в MCS – 51 можна вводити до двох байтів програмного коду.

В MCS – 51 передбачена пряма (direct), непряма (через R0, R1 или DPTR) та безпосередня (# data) адресація елементів DSEG и RSEG, пряма адресація елементу BSEG, непряма