Структура, призначення та принцип дії контролера ПДП

Установка розрядів 0 - 3 регістри установки режимів дозволяє роботу кожного з каналів. Якщо розряд встановлений у 0, то відповідний канал блокується. Схема керування периферійними пристроями здійснює прийом, формування і видачу сигналів, що забезпечують обмін інформацією між процесором і мікросхемою КР580ВТ57, між пам'яттю і периферійними пристроями. Якщо процесор завантажується і читає один з регістрів мікросхеми КР580ВТ57 (остання є периферійним пристроєм на системній шині), то мікросхема одержує RD I0 чи сигнал WR I0 при CS = 0, декодує молодші адресні розряди А0 — A3 і або записує вміст шини даних на адресуючий розрядами А0 — A3 регістр мікросхеми (WR I0 = 0), або видає вміст цього регістра на шину даних при RD IO  = 0.

У стані обслуговування, коли мікросхема керує системними шинами, схема генерує сигнали RD IO  і WRM  (цикл запису ПДП) чи WR IOі  RDM  (цикл зчитування ПДП), що керують каналом даних, зв'язаним з периферійним пристроєм.  Якщо мікросхема є периферійним пристроєм відносно процесора, то сигнал RD IO  = 0, що надійшов на вхід RD IO , дозволяє зчитування з 8-розрядного регістра стану чи каналів старшого (молодшого) байта 16-розрядного регістра адреси, чи регістра числа циклів. Якщо мікросхема знаходиться в стані програмування, то вивід WR IO є входом, а сигнал WR IO = 0 дозволяє вміст шини даних завантажити в 8-розрядний регістр установки чи режиму старший (молодший) байт у 16-розрядний регістр чи адреси регістр числа циклів. Чотири молодші адресні шини А0 — A3 двонаправлені. У режимі програмування вони є входами, що вибирають один з регістрів мікросхеми для  зчитування чи запису інформації. У режимі обслуговування вони є виходами, на яких установлюються молодші чотири розряди 16-розрядною адресою пам'яті, що генерується мікросхемою. 

Буфер даних (БД) являє собою 8-розрядний двонаправлений буфер із трьома станами, що з'єднує внутрішню шину мікросхеми із системною шиною даних. При програмуванні в режимі запису вісім біт даних для регістра адреси, регістра числа чи циклів регістра установки режиму передаються через двонаправлену шину даних D0 — D7 із трьома станами з процесора. При читанні процесором вмісту регістра адреси, регістра числа чи циклів регістра стану каналів дані передаються в процесор також через шину даних. Протягом циклів ПДП (коли мікросхема керує системною шиною) вона видає старші вісьмох розрядів адреси пам'яті (з одного з регістрів адреси ЗУ). Ці розряди адреси видаються на початку каждою циклу ПДП. Потім шина даних звільняється для обміну даними між пам'яттю і периферією протягом частини циклу ПДП, що залишилася. Необхідною умовою для обслуговування каналу прямого доступу до пам'яті є надходження на мікросхему з периферії сигналу запиту DRQ, у результаті чого мікро схема виробляє сигнал «Запит захоплення» HRQ для передачі його на процесор. Після одержання від мікропроцесора сигналу «Підтвердження захоплення» HLDA мікросхема здійснює: 

керування системною шиною, підтвердження запиту периферійного пристрою, що підключено до каналу з найвищим пріоритетом;

видачу молодших восьми розрядів адреси пам'яті на системні адресні шини А0 — А7, а старших восьми розрядів адреси — на шину даних D0 — D7;

генерацію відповідних сигналів керування: RD, WR IO, RD IO чиWR, що заставляють периферійний пристрій получити байт даних або передати байт в комірку пам'яті. За один цикл роботи мікросхема передає один байт даних, причому в першому циклі виробляється адреса комірки, що дорівнює початковій адресі, а в кожному наступному адресу збільшується на 1 дотих пір, поки число циклів звертань до пам'яті не стане рівним заданому. 

Мікросхема керує системною шиною і повторює послідовність передач дотих пір, поки периферійний пристрій зберігає свій запит. Так мікросхема може передати масив даних у швидкодіючий периферійний пристрій, чи вибрати дані з цього пристрою в один прийом. Коли вказанана кількість байт передана, мікросхема видає сигнал «Кінець відліку» ТС, інформуючи про завершення передачі даних. 

У процесі виконання циклів ПДП (коли системна шина знаходиться під керуванням мікросхеми) є три різних режими роботи:

режим зчитування ПДП — забезпечує передачу даних з пам'яті в периферію, 

режим запису ПДП — забезпечує передачу даних з периферії в пам'ять;

режим перевірки ПДП - мікросхема не включає передачу даних. 

Канал ПДП у режимі перевірки не генерує сигнали керування RDМ, WRM , RD IO WK IO, що запобігає передачі даних. Однак в кожному циклі ПДП мікросхема здійснює керування системною шиною і підтверджує запити периферії. Периферія може використовувати сигнали підтвердження для дозволу внутрішнього доступу до кожного байта в масиві даних для того, щоб виконати деякі операції перевірки. Наприклад, масив циклів перевірки ПДП може випливати за масивом циклів зчитування ПДП (з пам'яті в периферію) для того, щоб дозволити периферійному пристрою перевірити дані, що надійшли,.

Після закінчення запрограмованого числа циклів ПДП, що характеризується видачею сигналу ТС, можливі наступні види роботи: 

подальше нарощування адреси шляхом додавання 1 у кожному наступному циклі ПДП, 

блокування каналу