Дослідження структури та принципу роботи контролера прямого доступу до пам’яті на прикладі підсистеми контролера ПДП персонального комп’ютера типу IBM PC AT

 │ │         │    ├──────────┤├─┘│     └─────────┘    │   ├──────────>│ │

 │ │         │    │     A0/7 ││  │     ┌─────────┐A16 │   │           │ │

 │ │         │    ╞══════════ ╞══╪══╗  │ Регістр ├───>│   │           │ │

 │ │         │    ╞═╗        │╞══╪══╬═>│ старшого│    └───┘  A15/9(8) │ │

 │ │         └────┘ ║        ││  │  ║  │  байта  ╞═══════════════════>│ │

 │ │ DREQ4   ┌────┐ ║   HRQ2 ││  │╔═╬═>│  адреси │                    │ │

 └─┼────────>┤DMA2├─╫────────┤├─>│║ ║  └─────────┘                    │ │

   │ DREQ5/7 │    │ ║   STB2 ││  │║ ║                                 │ │

 ──┼────────>┤    ├─╫───────>└┘  │║ ║                                 │ │

   │ HLDA2   │    │ ║  DACK4     │║ ║     A8(7)/1(0)                  │ │

 ──┼────────>┤    ├─╫────────┐   │║ ╠════════════════════════════════>│ │

   │         │    │ ║DACK5/7 │   │║ ║                                 │ │

   │         │    ├─╫────────┼───┘║ ║                                 │ │

   │         │    │ ║   A1/8 │    ║ ║                                 │ │

   │         │    ╞═╬════════╪════╬═╝                                 │ │

   │         │    │ ║   D0/7 │    ║                                   │ │

   │         │    ╞═╩════════╪════╝                                   └─┘

   │         └────┘          │

   └─────────────────────────┘

Рис. 22.23. Підсистема ПДП і розподіл адресних потоків

 

    Формування адреси пам'яті при передачі байта і при передачі слова показане на рис. 22.24.

 

     24-розрядна адреса - DMA1 - передача байта

    ┌─────────────────────────┐   ┌───────────────────────┐

    │  Регістр сторінок 8 біт)│   │  ПДП (16 біт)         │

    │                         │   │                       │

    │  А23<------------> А16  │   │ А15<--->А8 А7<---->А0 │

    └─────────────────────────┘   └───────────────────────┘

 

     24-розрядний адрес - DMA2 - передача слова

    ┌─────────────────────────┐   ┌───────────────────────┐  ┌────────┐

    │  Регістр сторінок 7 біт)│   │  ПДП (16 біт)         │  │завжди 0│

    │                         │   │                       │  │        │

    │  А23<------------> А17  │   │ А16<--->А9 А8<---->А1 │  │   А0   │

    └─────────────────────────┘   └───────────────────────┘  └────────┘

              Рис. 22.24. Формування адреси пам'яті

 

Режим  MASTER

На відміну від PC XT, що мала два архітектурних компоненти, керуючих шиною (мікропроцесорне ядро і контролер ПДП ), PC AT допускає наявність додаткових центрів керування.  Для захоплення зовнішнім пристроєм вводу-виводу керування шиною використовується схема арбітражу між підсистемою ПДП і мікропроцесором.  Пристрій вводу-виводу виробляє запит на обслуговування процедури ПДП.

Контролер ПДП виконує всі необхідні дії по захопленню шини з метою обслуговування  запиту, що надійшов, так, як це описано в параграфі "Режим прямого доступу до пам'яті". Але як тільки шина переходить у підпорядкування підсистеми ПДП, пристрій вводу-виводу сигналом –MASTER блокує вихід його на шину.  З цього моменту керування переходить до пристрою вводу-виводу, і воно одержує можливість доступу до всіх засобів системи. Для реалізації цієї можливості пристрій вводу-виводу (адаптер) повинен видати відповідні розряди адреси