Дослідження структури та принципу роботи контролера прямого доступу до пам’яті на прикладі підсистеми контролера ПДП персонального комп’ютера типу IBM PC AT

Контролер ПДП включає три функціональних блоки, що виконують функції керування. Буфер шини даних служить для узгодження роботи контролера з ЦП. Деякі сигнали, що забезпечують ці функції, використовуються для керування передачею даних у циклах ПДП. Блок керування контролером при передачі пам'ять - пам'ять включає один 8-розрядний регістр ТR часового збереження даних, що забезпечує збереження байта в циклі передачі пам'ять - пам'ять на час зміни адреси. Останнє завантажене в цей регістр слово зберігається там до надходження сигналу RЕSЕТ. Блок керування режимом ПДП виробляє необхідні сигнали керування при передачі даних у циклах ПДП. Включає два 8-розрядних і два 4-розрядних регістри.

Регістр команд СR визначає основні параметри роботи каналу. Завантаження СR здійснюється командою виводу від ЦП, а скидання - по сигналі RЕSЕТ чи команді загального скидання. Призначення розрядів регістра показане на рис. 22.5. Розряди DО, Dl використовуються для завдання режимів роботи каналів 0 і 1 у режимі пам'ять - пам'ять. Розряд D2 ініціалізує контролер для виконання ПДП, розряд DЗ визначає режим виконання циклів ПДП. Якщо D3 = l, цикли ПДП виконуються з пропуском одного такту при зміні адреси в межах молодшого байта. Розряд D4 установлює режим пріоритетів. Якщо D4 = l, запиту обслугованого каналу привласнюється найнижчий пріоритет - це режим обертання пріоритету. Розряд D5 установлює режим подовженого циклу запису. Якщо D5=l, сигнали ІOW і МЕМ виробляються з подвійною тривалістю. Розрядами D6, D7 програмуються рівні запитів на ПДП (DRЕ) і сигналів підтвердження ПДП (DАСК).

 

╔═══╤═══╤═══╤═══╤═══╤═══╤═══╤═══╗

║ 7 │ 6 │ 5 │ 4 │ 3 │ 2 │ 1 │ 0 ║

╚═╤═╧═╤═╧═╤═╧═╤═╧═╤═╧═╤═╧═╤═╧═╤═╝

  │   │   │   │   │   │   │   │ 1 - дозвіл режиму ПАМЯТЬ-ПАМЯТЬ

  │   │   │   │   │   │   │   │ 0 - заборона режиму ПАМЯТЬ-ПАМЯТЬ

  │   │   │   │   │   │   │   └───────────────────────────────────

  │   │   │   │   │   │   │ 0 - заборона захвату адреси каналу 0

  │   │   │   │   │   │   │ 1 - дозвіл захвату адреси каналу 0

  │   │   │   │   │   │   │ Х - якщо розряд 0 містить 0

  │   │   │   │   │   │   └───────────────────────────────────────

  │   │   │   │   │   │     0 - дозвіл контролера ПДП

  │   │   │   │   │   │     1 - блокіровка контроллера ПДП

  │   │   │   │   │   └───────────────────────────────────────────

  │   │   │   │   │    0 - нормальна синхронізація

  │   │   │   │   │    1 - сжата синхронізація

  │   │   │   │   │    Х - якщо розряд 0 містить 1

  │   │   │   │   └───────────────────────────────────────────────

  │   │   │   │    0 - фіксований пріоритет

  │   │   │   │    1 - циклічний пріоритет

  │   │   │   └───────────────────────────────────────────────────

  │   │   │    0 - укорочений імпульс запису MEMW

  │   │   │    1 - видовжений імпульс запису MEMW

  │   │   │    Х - якщо розряд 3 містить 1

  │   │   └───────────────────────────────────────────────────────

  │   │    0 - DREQ активний високим

  │   │    1 - DREQ активний низьким

  │   └───────────────────────────────────────────────────────────

  │    0 - DACK активний низьким

  │    1 - DACK активний високим

  └───────────────────────────────────────────────────────────────

Рис 22.5. Формат байта запису в регістр команд

 

╔═══╤═══╤═══╤═══╤═══╤═══╤═══╤═══╗

║ 7 │ 6 │ 5 │ 4 │ 3 │ 2 │ 1 │ 0 ║

╚═╤═╧═╤═╧═╤═╧═╤═╧═╤═╧═╤═╧═╤═╧═╤═╝

  │   │   │   │   │   │   │   │ 1 - TC канала 0

  │   │   │   │   │   │   │   └───────────────

  │   │   │   │   │   │   │1 - TC канала 1

  │   │   │   │   │   │   └───────────────────

  │   │   │   │   │   │ 1 - TC канала 2

  │   │   │   │   │   └───────────────────────

  │   │   │