Дослідження структури та принципу роботи контролера інтерфейсу периферійного обладнання на прикладі інтерфейсу каналу загального користування IEЕE -488

Процедура скидання.

Мікросхема КР580ВК91А скидається в стан ініціалізації або імпульсом, поданим на вивід RESET мікросхеми, або допоміжною командою «Скидання мікросхеми» (записом у регістр «Допоміжний регістр» коду 00000010). Імпульс скидання (або місцева команда скидання) викликає наступні стани:

місцеве повідомлення pon, обумовлене стандартом, утримується дійсним до розблокування стану ініціалізації;

очищаються регістри «Стан переривання» (але не регістри «Дозвіл переривання»);

очищаються допоміжні регістри А і В;

очищається регістр «Режим послідовного опитування»;

скидається флаг паралельного опитування;

скидається біт ЕОІ в регістрі «Стан адресації»;

Nf у внутрішньому лічильнику встановлюється на 8 Мгц. Ця установка викликає генерування в SH самої тривалої затримки Т1 (16 мкс. для частоти синхросигналу 1 Мгц);

посилається місцеве повідомлення rdy.

Стан ініціалізації (розблокується командою «Негайне виконання pon» (записом коду 00000000 у регістр "Допоміжний регістр").

Послідовність ініціалізації.

1. Подати імпульс скидання або послати допоміжну команду «Скидання мікросхеми».

2. Установити необхідні початкові умови (режими) шляхом запису в регістри «Дозвіл переривання», «Режим послідовного опитування», «Режим адресації», «Адреса 0/1», "EOS". Необхідно також ініціювати допоміжні регістри A і В і внутрішній лічильник.

3. Послати допоміжну команду «Негайне виконання pon» для розблокування стану ініціалізації.

4. Якщо використовується РР2 режими паралельного опитування, то може посилатися місцеве повідомлення lpe, дозволяючи мікросхемі КР580ВК91А реакцію паралельного опитування на привласненій лінії (див. «Протокол паралельного опитування»).

 

Рис.9. Структурна схема алгоритму процесу синхронізації.

Табл. 8.

ПараметрПозначенняЗначення параметрів [мін.(макс.)]

Час встановлення сигналу RS1 відносно сигналу RD, нсtSU(A-R)0

Час збереження сигналу RS1 після сигналу RD, нсtH(A-R)0

Тривалість сигналу RD, нсt(R)140

Час від сигналу RS1 до встановлення істинних даних, нсt(A-D)(250)

Час від сигналу RDНL до встановлення істинних даних, нсt(R-D)(100)

Час від сигналу RDLH до зняття даних, нсt(RDF)0(60)

Час від сигналу RDНL(або WRHL) до сигналу DREQHL, нсt(DKDR4)(130)

Час від сигналу RDНL до встановлення істинних даних на виводах D0-D7, нсt(DKD46)(200)*

Час встановлення сигналу RS1 відносно сигналу WR, нсtSU(A-W)0

Час збереження сигналу RS1 відносно сигналу WR, нсtH(A-W)0

Тривалість сигналу WR, нсt(W)170

Час встановлення даних відносно сигналу WR, нсtSU(D-W)130

Час збереження даних відносно сигналу WR, нсtH(D-W)0

* Час від сигналу DACKHL до сигналу RDHL не більше 50 нс

Табл. 9.

ПараметрПозначенняМаксимальні значення параметрівРежим вимірювання

Час від сигналу EOIHL до T/R1LH, нсt(EOT13)135PPSS, ATN=0.45 B

Час від сигналу EOIHL до встановлення дійсних даних на DIO, нсt(EOD16)155PPSS, ATN=0.45 B

Час від сигналу EOILH до T/R1HL, нсt(EOT12)155PPSS, ATN=0.45 B

Час від сигналу ATNHL до NDACHL, нсt(ATND4)155TACS, AIDS

Час від сигналу ATNHL до T/R1HL, нсt(ATT14)155TACS, AIDS

Час від сигналу ATNHL до T/R2HL, нсt(ATT24)155TACS, AIDS

Час від сигналу DAVHL до NDACLH, нсt(DVND1C)650AH, CACS

Час від сигналу NDACLH до DAVLH, нсt(NDDV3)350SH, STRS

Час від сигналу NRFDLH до DREQLH, нсt(NRDR4)400SH

Час від сигналу DAVHL до DREQLH, нсt(DVDR4)600AH, LACS, ATN=2.4 B

Час від сигналу DAVLH до NDACHL, нсt(DVND2C)350AH, LACS

Час від сигналу DAVLH до NRFDLH, нсt(DVNR1C)350AH, LACS, rdy – істинне

Час від сигналу RDHL до NRFDLH, нсt(RDNR3)500AH, LACS

Час від сигналу WRLH до встановлення дійсних даних на виходах DIO, нсt(WRD15)280SH, TACS, RS=0.4 B

Час від сигналу WRLH до встановлення істинного EOI, нсt(WREO5)350SH, TACS

Час від сигналу WRLH до DAVHL, нсt(WRDW2)830+tSYNCДозволена високошвидкісна передача даних NF=fCLC, tSYNC=1/2xfCLC

Примітки. 1. Ny – код частоти в регістрі 5W, fCLC – частота синхросигналу на вході CLOCK 1 МГцfCLC8 МГц.

2. Часові параметри вимірюються безпосередньо на виводах мікросхеми, сумарна ємність навантаження не більше 150 пФ.

3. Контроль часових параметрів ведеться по напрузі високого рівня 2,0 В і напрузі низького рівня 0,8 В.

 

Використання ПДП.

Для роботи з ПДП мікросхема КР580ВК91А може поєднуватися з контролерами ПДП КР580ВТ57. Вивід DREQ мікросхеми КР580ВК91А запитує в КР580ВТ57 передачу байта в циклі ПДП. Цей вивід установлюється тригерами В0 або BI, що дозволяються бітами DMAO і DMAI регістра «Дозвіл переривання 2» (біти В0 і B1 після зчитування регістра «Стан переривання 1» будуть очищатися, але для DREQ вони зберігаються). Вивід DACK включається мікросхемою контролера ПДП по запиті ПДП Коли DACK істинне (низький рівень), то встановлюється CS = RSO = RS1 = RS2=0, щоб сигнали RD і WR, що посилаються від контролера ПДП до мікросхеми КР580ВК91А, відносилися до регістрів «Ввід даних» і «Вивід даних». Сигнал DREQ скидається при DACK/\ (RD V WR). 

Послідовність ПДП при введенні даних:

1. Мікросхемою КР580ВК91А приймається байт даних із КОП.

2. Генерується переривання BI і встановлюється DREQ.

3. Контролером ПДП подається DACK і RD, вміст регістра «Ввід даних» передається на шину даних мікропроцесора, і DREQ скидається.

4. Мікросхема КР580ВК91А посилає на КОП дійсне значення RFD і продовжує протокол АН.

Послідовність ПДП при виводі даних:

1. Генерується переривання В, вказуючи, що можна виводити байт, і подається DREQ.

2. Контролером ПДП подається DACK і WR, байт із шини даних мікропроцесора подається в регістр