Дослідження структури та принципу роботи контролера інтерфейсу периферійного обладнання на прикладі інтерфейсу каналу загального користування IEЕE -488

Т1 = 2Nf/fclc+ tSYNC, 1 ≤ Nf ≤ 8 ,

де tSYNC — помилка синхронізації, що більше нуля і менше більшої тривалості високого (низького) рівня синхросигналу (для синхросигналу з коефіцієнтом заповнення 50% tSYNC буде менше половини періоду синхросигналу). 

Якщо необхідно, щоб Т1 відрізнялося від 2 мкс, може бути встановлене будь-яке значення Nf, що відрізняється від fclc. Таким чином можна програмувати швидкість передачі даних, необхідну для наявної системи. У малих системах, при необхідності швидкість передачі даних, що перевищує прийняту для КОП, можна установити Nf<fCLC і зменшити Т1.

Якщо застосовуються збудники з трьома станами, то стандарт допускає підвищення швидкості передачі (зменшення Т1). Застосування таких збудників з мікросхемою КР580ВК91А дозволяється шляхом установки В2 у допоміжному регістрі В. В цьому випадку установка Nf<fCLC викликає вироблення затримки Т1 у 2 мкс. тільки для першого переданого байта. Всі наступні байти будуть мати затримку 500 нс.

Для високої швидкості передачі Т1, мкс, обчислюється по формулі:

 

Таким чином, мінімальна затримка Т1 досягається при установці Nf = 1 і використанні синхросигналу частотою 8 МГц із коефіцієнтом заповнення 50% (tSYNC<<63 нс):

 

Допоміжний регістр А.

Допоміжний регістр А — «схований» 5-бітовий регістр, використовуваний для дозволу деяких властивостей КР580ВК91А. Як тільки в регістр «Допоміжний регістр» записується байт 100А4А3А2А1А0, регістр А завантажується даними А4А3А2А1А0. Установка відповідних бітів у 1 дозволяє наступні властивості:

А0 — утримання RFD по всім даним.

Якщо мікросхема КР580ВК91А є приймачем, то не буде послано дійсного RFD, поки мікропроцесором не буде видана допоміжна команда «Кінець циклу синхронізації». Утримання буде діяти для кожного байта даних.

А1 — утримання RFD no END. Ця властивість дозволяє утримання по EOI або Е0S5 (якщо вони дозволені). Для всіх інших байтів утримання не діє.

А2 — END по прийому EOS. Всякий раз, коли байт у регістрі «Ввід даних» збігається з байтом у регістрі EOS, у регістрі «Стан переривання 1» буде встановлений біт переривання END.

А3 — вивід EOI при посилці EOS. Будь-яка поява в регістрі «Вивід даних» інформації, що збігається з регістром EOS, викликає разом з посилкою даних посилку дійсного значення на вивід EOI мікросхеми.

A4 — двійкове порівняння EOS. Установка цього біта викликає функціонування регістра EOS як повного 8-бітового слова. Якщо він не встановлений, регістр EOS являє собою 7-бітове слово (для знаків у коді ASCII).

Якщо A1=A0=1, то дозволяється спеціальний режим «Безперервний цикл АН».

Цей режим повинний використовуватися тільки в конфігураціях системи з контролером, коли разом із КР580ВК91А використовується мікросхема-контролер. Цей режим забезпечує безперервні цикли проходження по діаграмі станів «Синхронізація акцептора», не вимагаючи місцевих повідомлень від мікропроцесора; місцеве повідомлення rdy автоматично генерується в ANRS.

Синхронізація акцептора КР580ВК91А як така служить синхронізацією акцептора контролера. Отже, включення циклів контролера під час синхронізації акцептора не приводить до затримки передачі даних. При виконанні місцевого повідомлення tcs мікросхему варто вивести з режиму «Безперервний цикл АН», КОП «зависає» у стані ANRS і генерується переривання BI, що вказує, що можна взяти керування. Спрощену процедуру можна використовувати при виконанні tсз по закінченні блоку переданих байтів; при цьому КР580ВК91А може залишатися в безперервному циклі АН. Наприкінці блоку (прийнято EOI або EOS) генерується утримання, КОП «зависає» у ANRS, і може бути захоплене керування.

Допоміжний регістр В.

Допоміжний регістр В — «схований» 4-бітовий регістр, використовуваний для дозволу деяких властивостей мікросхеми КР580ВК91А. Як тільки в регістр «Допоміжний регістр» записується 1010В3В2В1В0, регістр В завантажується даними В3В2В1В0.

Установкою відповідних бітів у 1 дозволяються наступні властивості.

В0 — дозвіл невизначеної команди, яка пропускається. Ця властивість дозволяє будь-яким командам, не розпізнаним мікросхемою КР580ВК91А, оброблятися за допомогою програмного забезпечення. При дозволі цієї властивості відбувається утримання мікросхемою синхронізації при прийомі невизначеної команди. Потім мікропроцесор повинний зчитати цю команду з регістра «Команда, що пропускається» і послати допоміжну команду VSCMD. Утримання синхронізації буде діяти доти, поки не буде послана команда VSCMD.

В1 — посилка ЕОІ при SPAS. Цей біт дозволяє посилку ЕОІ з байтом стану; ЕОІ посилається дійсним при активному стані послідовного опитування (SPAS). В інших випадках при SPAS EOI посилається помилковим.

В2 — дозвіл високої швидкості передачі даних. Ця властивість може дозволятися при використанні зовнішніх збудників із трьома станами. Швидкість передачі даних лімітується часом затримки (яка генерується у функції «Синхронізація джерела»), що задається в залежності від типу використовуваних збудників. При дозволі властивості «Висока швидкість» Т1 = 2 мкс. генерується для першого байта, переданого першим після кожного переходу ATN із дійсного значення в помилкове. Для всіх наступних байтів Т1 = 500 нс. Залежності тривалості Т1 від В2 і частоти синхросигналу fCLC розглянуті в підпараграфі «Внутрішній лічильник».

B3 — інвертування сигналу переривання. Установка цього біта викликає зміну полярності сигналу на виводі INT мікросхеми на протилежну, тобто активним станом переривання буде низький рівень (для забезпечення сумісності з однокристальною мікро-EOM).